ここでは、1980年代によく使われた8bit CPUであるZ80及びその互換プロセッサの特徴を取り上げます。
その後に、各CPUの命令一覧をつけました。

特徴

1976年にZilogから発表されたIntel 8080上位互換の8bitCPU
電源電圧の+5V単一化。
単相クロック入力。
ダイナミックRAMのサポート。
インデックスレジスタ2本の追加。
裏レジスタの追加。
40ピン DIP

割込み

ノンマスカブル割込みと割込みモードが追加されています。
ノンマスカブル割込みを受け付けるとアドレス66Hに移動します。
マスカブル割込みには2つのモードが追加されました。
割込み処理から復帰する際の専用の命令が追加されました。RETN,RETI
これらの命令は、割込み処理前の割込み許可状態の復旧等、CPUの内部状態に影響を与えるほか、Z80周辺LSIの割込み処理にも影響を与えます。

DI命令

DI命令を実行するとIFF1及びIFF2は0にセットされINT割り込みは禁止状態になります。

EI命令

EI命令を実行するとIFF1及びIFF2は1にセットされINT割り込みは許可状態になります。

NMI

NMI割り込みを受け付けるとIFF1は0にセットされINT割り込みは禁止状態になります。
RETNを実行すると、IFF2がIFF1にコピーされ割り込み許可の状態が復元されます。

INT

INT割り込みを受け付けるとIFF1及びIFF2は0にセットされINT割り込みは禁止状態となります。
RETIを実行した場合、IFF1とIFF2の状態は変わりません。
割り込み処理を実行しているということは割り込みが許可された状態であったということなので復元されないということなのでしょう。割り込みを許可するには明示的にEI命令を実行する必要があります。
ちなみに8086では割込み処理を受け付けたときにフラグレジスタ(割込み許可フラグを含む)もスタックに保存されます。したがって割り込み処理が終了した時点で自動的に割り込み許可状態が復元されます。
Z80ではLD A,I又はLD A,RでP/Vフラグに割込み許可フラグ(IFF2)の状態がセットされます。

モード0

8080互換モードです。
割込みを受け付けると応答サイクルに入り、データーバスの命令を読み込んで実行します。
この時にジャンプ命令を読み込ませれば割込み処理ルーチンへ移動できます。
よく使われるのが1byteのRST命令です。割込みコントローラ8259では3byteのコール命令を発行することができ、任意の場所にジャンプすることができます。
RST命令のOPコードフォーマットのビット配置は以下の通りです。
11nnn111
8入力で優先順位付きの3bit出力のIntel 8214と8bit ラッチであるIntel 8212を使い、ビット5～3に8214の出力、それ以外はプルアップしておいて、INTA信号でデーターバスに出力するようにすれば8レベルの割込みを処理することができます。

モード1

Z80で新設されたモードです。
IM 1命令で設定されます。
INT端子の割込みを受け付けるとアドレス38Hに移動します。
複数の割込みはワイヤードORで接続します。
複数の割込み要因がある場合、どの割込みか判断するためにはソフトウェアでボーリングする必要があります。MSXでのこのモードを使用しています。

モード2

Z80で新設されたモードです。
IM 2命令で設定されます。
同じようなベクターによる割込みはIntel8086やMC68000でも使われています。
割込みを受け付けると応答サイクルに入り、データーバスのベクターを読み込みます。
上位アドレスはIレジスタ、下位アドレスはベクターを用いてこれをアドレス値としてメモリ上から2バイト読み込み、その値へジャンプします。
Z80 周辺LSIではこのベクターを発出する機能があります。複数の割込み要因各々の処理ルーチンを用意できるため高速な割込み処理が可能となります。
ベクターは1byteで256個の数値を表せますが、そのままアドレス値に使用するため0bit目は0である必要があります。よって128個のベクターを使用可能です。
Z80周辺LSIでは複数個のLSIのIEI、IEOをディジーチェーン接続することにより優先順位処理を行うことができます。
IEI(Interrupt Enable In)は入力信号でありhiレベルの時割込み要求をすることができます。IEO(Interrupt Enable Out)は下位のLSIに対してhiの時は割込み要求をして良いことを示しています。
最高順位のLSIはIEIをプルアップしておきます。
これにより自分が割込み処理中は下位のLSIに割込み要求をさせないように制御できます。
割込み処理が終了した時点でRETI命令が実行されますが、周辺LSIはこの命令をデータバスで監視しておりこの命令が発生し自分が割込み処理中である場合は、割込み処理が終了したとみなしIEOをHiにします。割込み中はIEOをLowにします。たいていのZ80ファミリーのLSIはRETI命令の検出により割込み処理が終了したことを判断して優先順位処理を行います。中には周辺LSIのレジスターに値を書き込むことにより割込み終了を設定できるLSIもあるようです。

レジスタ

インデックスレジスター(IX・IY)の追加
裏表あるレジスター群
割り込みベクターレジスターIの追加
リフレッシュカウンターレジスターRの追加
割り込みの許可を管理するフリップフロップIFF1とIFF2を追加

Z80のレジスタ

表		裏
A:8bit	F:8bit	A':8bit	F':8bit
B:8bit	C:8bit	B':8bit	C':8bit
D:8bit	E:8bit	D':8bit	E':8bit
H:8bit	L:8bit	H':8bit	L':8bit
IX:16bit
IY:16bit
PC:16bit
SP:16bit
I:8bit	IFF1 IFF2
R:8bit

フラグレジスタ(Fレジスタ)

Nフラグの追加 減算補正用(Intel 8080の説明に補足があります)
Pフラグにオバーフロー(V)時に設定される機能が追加されている。
Z80で8080に含まれる命令(Z80で拡張される前の命令=1byte命令)でオーバーフローフラグになる命令は以下の通りです。
8bit動作 ADD/ADC/SUB/SBC/CP/INC/DEC
これらの命令の後にP/Vフラグの状態をチェックすると8080と異なる動作をします。

Z80のフラグレジスタ

7	6	5	4	3	2	1	0
S	Z	x	H	x	P/V	N	C

キャリーフラグ C

加算命令で桁上げ及び減算命令で桁借りが生じた場合に1にセットされる

サブトラクトフラグ N

直前に実行された命令が加算の場合は0,減算の場合1にセットされる

パリティ/オーバーフロー・フラグ　P/V

加減算命令の場合　計算結果が7fhと80hの間を回ると1にセットされる。すなわち符号付き演算において桁上げが生じた場合に1にセットされる。
論理演算命令の場合、1のビットの数が偶数個の場合1にセットされる。

ハーフキャリーフラグ

3bit目の桁上がり/4bit目の桁借りが発生した場合は1がセットされる。
DAA命令のみで使用。
Aレジスタに対するADD,ADC,INC,SUB,SBC,DEC,NEGにDAAは適用可能。

ゼロフラグ

演算結果が0だった場合は1にセットされる。

サインフラグ

最上位ビットが反映されます。

x

未使用、8080互換CPUの中には1であったり0であったり不定又は違うフラグが設定されていたりして互換性がない。

命令

Aレジスター以外でのローテート命令の追加
シフト命令の追加(算術、論理) (8080はローテートのみで、シフト命令がなかった)
HL以外の16ビットレジスターに対する移動命令、加減算命令を追加
NEG命令(2の補数を求める)を追加 (1の補数を求めるCPL命令は8080にもある)
RLD/RRD命令の追加 (BCD用命令)
ビット操作命令の追加 (BIT、SET、RES)
相対ジャンプ命令(JR命令)の追加
割り込みからのリターン命令(RETI、RETN)の追加
レジスター間接のI/O入出力命令を追加 (IN r,(C)など)
ブロック命令を追加 (LDx、CPx、INx、OUTx)
減算にも10進補正が可能
ちなみにPUSH AFを実行したときのメモリ上の保存は、Aが上位、Fが下位になります。
CBプリフィクスの追加
EDプリフィクスの追加
DDプリフィクス又はFDプリフィクスを使用するとHLレジスタIX又はIYレジスタに変化する。
ロジック上、IX又はIYの8bit版が発生するが、非公式な命令になっている。
DD CBプリフィクス及びFD CBプリフィクスの追加。
http://www.zilog.com/docs/z80/um0080.pdf Z80 CPU User Manual

特徴

1987年にZilogから発表されたZ80互換の16bit CPU
システムモードとユーザーモードをサポート
システムスタックのオーバーフローチェック
豊富なアドレッシングモード
乗除算命令
シリアル
16bitタイマー/Counter*3
コプロセッサー対応機能
24bitアドレスバス。下位16bitについてはデータバスとマルチプレックス
16/8 外部バス
メモリの読み込み 3クロック バーストモードの場合初回3クロック続いて3回が1クロック(命令フェッチのみ)
リフレッシュコントローラー(アドレス10bit) レート可変
マルチプロセッサ対応
マスカブル割込み端子が3本
割込みモード3を追加
シングルステップ・ブレークポイント・0除算・不正アドレス・システムコール・未定義命令でトラップが発生
ユーザーモード時のIOアクセス時にトラップを設定することが可能
PLCC68 package

MMU

直接指定可能な論理16bitアドレス空間の上位4bitを12bitに変換することにより物理24bit空間を得ている。
4kページで16個のページを使用している。システムとユーザで別々のページを持っている。
各ページに書き込み禁止やページフォルトなどを指定可能で仮想記憶やプロテクトをサポートしている。
ページ変換テーブルはIOポートにより指定。（テーブル検索のためメモリを自動的に参照することはない） ユーザーモードのページの状態を取得する特権命令があります。(LDUD,LDUP)

キャッシュメモリー

256バイト
命令、データともに使用可能
設定によりRAMとして使用可能
1ライン 16byte/タグ20bit*16ライン

DMA

4チャンネル搭載
メモリーアドレスは24bitを直接指定可能。(リニアアドレス)
転送バイト数は16bit指定可能。
オートインクリメント・デクリメントの設定可能
メモリー間・メモリーIO間・IO間で転送可能。

レジスタ

スタックはモードによって切り替わる SSP,USP(システムモード,ユーザーモード)

アドレッシングモード

Z80に以下のモードを追加

命令

Z180の拡張部分と互換性がない。
DD EDプリフィクス or FD EDプリフィクスの新設
IX IY分割正式サポート
実効アドレスを取得するLDA命令の追加
16bit比較命令の追加
16bit直接アドレス指定で即位値を書き込む命令の追加 DD 3E adsLow adsHi n LD (ads),n
レジスタのコンテキストスイッチ付きのジャンプ命令の追加 JAF,JAR
8bitレジスタの交換命令を追加
16bitのNEG命令
JP CALL系の(HL)サポート
JP CALL系の16bit 相対ジャンプの追加
FD DD系の乱用(IXとIYが混じっている)
符号拡張命令の追加

EXTS A      HL←A
EXTS HL     DEHL←HL

16bitIO命令
IOとメモリ間を直接転送する命令の追加(両方のアドレス空間を指定可能)
ユーザーモードからシステムモードを呼び出すためのSC命令の追加。(OSのシステムコールに使用)
乗除算命令

 MULT A,8bit     HL←A*8bit  (符号付)
 MULTU A.8bit    HL←A*8bit  (符号無し)
 MULTUW HL,16bit DEHL←HL*16bit(符号無し)
 MULTW  HL,16bit DEHL←HL*16bit(符号付)
 DIV HL,8bit  A←HL/8bit L←HL % 8bit(符号付)
 DIVU HL,8bit A←HL/8bit L←HL % 8bit(符号無し)
 DIVUW DEHL,16bit HL←DEHL/16bit DE←DEHL % 16bit(符号無し)
 DIVW DEHL,16bit HL←DEHL/16bit DE←DEHL % 16bit無し)
 MULTW  HL,16bit DEHL←HL*16bit(符号付)
 DIV HL,8bit  A←HL/8bit L←HL % 8bit(符号付)

特権命令

IOトラップ設定時

IO命令
TSTI

http://oldcomputers.dyndns.org/public/pub/rechner/zilog/z280/manual/index.html Z280 MPU MCROPROCESSOR UNIT

特徴

1994年Zilogから発表されたZ80の上位CPU
16/32bit
32ビットアドレスバス、最大4Gバイトのリニアアドレッシング
32ビットの内部データパスとALU(加算器)
マスカブル割込みが4端子
割込みモード3を新設 16bitベクター
外部16bitデーターバス ダイナミックバスサイジング
2サイクル動作
6個のメモリチップセレクトウェイトコントロール
プログラマブルIOウェイト
未定義コードトラップ
Rレジスターはリフレッシュカウンターと独立している。
ネイティブモード(Z80互換) 64k 16bit MMU無し
拡張モード 4GB 32bitアドレス
ネイティブモードでもDDIRプリフィクスで24bit、32bit直接アドレスが使用できる
リセット以外ではネイティブモードに戻れない。(80286に似ている)
乗除算をサポート
100-Pin QFP Package

レジスタ

8bitのペアレジスタまたはインデックスレジスタ・SP・PC・Iに上位レジスタ(ペアレジスタ名等ににzを付加)を追加して32bitとしている。
したがって、AやFレジスタは8bitのままである。
ちなみに32bit時のPUSH AFは上位が0000hとなっている。 IX,IYも含めた裏レジスタを拡張した4バンクのレジスタグループ
Main Bank(AF,BC,DE,HL AF',BC',DE',HL')とIX Bank(IX IX')とIY Bank(IY IY')は別々のバンクを指定可能であるが、表と裏を示すフラグは各1bitずつしかないので、バンクを切り替えた後の表と裏は継承されると思われる。
バンクの切り替えはLDCTL命令にDSR,XSR,YSR(SELCT REGISTER)レジスタに設定することにより可能。
以下が4バンク

Z380のレジスタ(4バンク)

表			裏
	A:8bit	F:8bit		A':8bit	F':8bit
BCz:16bit	B:8bit	C:8bit	BCz':16bit	B':8bit	C':8bit
DEz:16bit	D:8bit	E:8bit	DEz':16bit	D':8bit	E':8bit
HLz:16bit	H:8bit	L:8bit	HLz':16bit	H':8bit	L':8bit
IXz:16bit	IXH:8bit	IXL:8bit	IXz':16bit	IXH':8bit	IXL':8bit
IYz:16bit	IYH:8bit	IYL:8bit	IYz':16bit	IYH':8bit	IYL':8bit

以下は1セット

Z380のレジスタ

PCz:16bit	PC:16bit
SPz:16bit	SP:16bit
Iz:16bit	I:8bit
R:8bit

アドレッシングモード

レジスタ直接

8bitレジスタ A,B,C,D,E,H,L,IXH,IXL,IYH,IYL
16bitレジスタ BC,DE,HL,IX,IY,SP
32bitレジスタ BC,DE,HL,IX,IY,SP

即位値(Immediate IM)

8bit
16bit
24bit DDIR IB.LW プリフィクスにより32bit符号無し整数に拡張される
32bit DDIR IW.LWまたはLong Mode

レジスタ間接(Indirect Register IR)

16bitアドレス指定(BC,DE,HL,IX,IY)
32bitアドレス指定(BC,DE,HL,IX,IY)

直接アドレス(Direct Address DA)

16bitアドレス指定 (nn)
32bitアドレス指定 (nnnn)

インディクス(Indexed X)

プリフィクスによりディスプレイメント(符号付整数)のサイズを変化させる。
8bitディスプレイメント (IX or IY+d)
16bitディスプレイメント DDIR IB (IX or IY+dd)
24bitディスプレイメント DDIR IW (IX or IY+ddd)

PC相対(Program Counter Relative Mode RA)

ディスプレイメント(符号付整数)のサイズごとに命令のオペコードが異なる。
8bitディスプレイメント (PC+e)
16bitディスプレイメント (PC+ee)
24bitディスプレイメント (PC+eee)
命令を読み込みに従ってPCがカウントされるので、その分を差し引いでディスプレイメント値を機械語に変換する必要がある。(CALR,JR,DJNZ命令のアドレスジャンプ先の範囲)

SP相対(Stack Pointer Relative Mode SR)

プリフィクスによりディスプレイメント(符号付整数)のサイズを変化させる。
8bitディスプレイメント (SP+d)
16bitディスプレイメント DDIR IB (SP+dd)
24bitディスプレイメント DDIR IW (SP+ddd)

命令

Z280互換でなくZ180系の拡張である
ED CB プリフィクスを新設
16bit IO命令を追加
IX IY分割正式サポート
32bit演算をサポート　ローテート・シフト　論理演算は16bitまで
乗算は8bit*8bit=16bit(符号なし)
乗算は16bit*16bit=32bit(符号なし、符号付)
除算は32bit/16bit=16bit % 16bit(符号なし)
インデックスレジスタと汎用レジスタとの交換をサポート
8bit単位の交換命令をサポート
16bitの演算命令を強化(論理演算や比較命令を追加)
CALR CALLの相対アドレス版を追加
相対アドレスの16bit,24bitを追加
インデックスレジスタと汎用レジスタ間のロード命令を追加
16bitロード命令の強化
レジスタの上位と下位を入れ替える命令をサポートSWAP
8bitから32bitへ符号拡張する命令を追加EXTS (HLの32bit←A)
16bitから32bitへ符号拡張をする命令を追加EXTSW(HLの32bit←HLの16bit)

32bit命令

32bit化により新たなオペコードを割り当てずに、SRレジスタのモードの切り替えかDDIRプリフィクスにより16bitを対象にした命令を32bitとして解釈している。アドレス指定はモード切替時は32bitになる。即値値や直接アドレス指定の場合プリフィクスにより24bitから拡張して32bitとすることが可能。命令が32bitになる条件は、主にXMビットによるもの(拡張モード選択時)とLong Mode(LMビットのセットまたはDDIR LWプリフィクス)によるものとがある。全部の命令が32bit化するわけではない。

拡張モード

拡張モードを指定することにより32bit化する命令
SETC XM命令により拡張モードの指定可能
ADD 16bitレジスタがディスティネーションの命令
CALR
CALL
CP系のブロックサーチ命令
DEC 16bitレジスタの命令
EX 16bitレジスタの命令(複数レジスタ対象EXX及びIY,IX系についてはドキュメント化されていない)
INC 16bitレジスタの命令
RET
RETI
RETN
RST
SUB 16bitレジスタがディスティネーションの命令
アドレスが対象となっているアドレッシングモード
IO系のブロック転送命令(アドレスの拡張についてドキュメント化されていない）

Long Modeにより32bit化

SETC LW命令かプリフィクスでLong Modeの指定が可能
LD 16bitレジスタを扱う命令
LD系のブロック転送命令
POP
PUSH

DDIRプリフィクス

DDIRプリフィクス

命令	説明	即位値/直接アドレス	ディスプレイメント	扱うデータ長
DDIR W	Word mode			16bit
DDIR IB,W	Immediate byte, Word mode	24bit	16bit	16bit
DDIR IW,W	Immediate Word, Word mode	32bit	24bit	16bit
DDIR IB	Immediate byte	24bit	16bit
DDIR LW	Long Word mode	32bit		32bit
DDIR IB,LW	Immediate byte, Long Word mode	24bit	16bit	32bit
DDIR IW,LW	Immediate Word, Long Word mode	32bit	24bit	32bit
DDIR IW	Immediate Word	32bit	24bit

CALR,JR,DJNZ命令のアドレスジャンプ先の範囲

CALR,JR,DJNZ命令のアドレスジャンプ先の範囲

bit数	符号付整数(2の補数表現)	ジャンプ先範囲	オフセット
8bit	-128～127	-126～129	2
16bit	-32,768～32,767	-32,765～32,770	3
24bit	-8,388,608～8,388,607	–8,388,604～8,388,611	4

Z80から元々あった8bit値のJR、DJNZ命令は2byteである。一方CALR命令は最小で3byte命令である。命令バイト数が異なるが、オフセット値は同じである。
http://map.grauw.nl/resources/cpu/z380.pdf Z380 Microprocessor Product Specification

特徴

2001年にZilogより発表。Z80系
未定義命令トラップ
3ステージのパイプラインを有し シングルフェッチサイクル
ADLモード時は24bitリニアアドレスとなる。
Z80モードの場合、上位8bitはMBASEレジスタの値となる。

レジスタ

ADLモード時はレジスタ(BC,DE,HL,IX,IY,PxC,SP)は24bitに拡張される

eZ80 ADLモード時のレジスタ

表			裏
	A:8bit	F:8bit		A':8bit	F':8bit
BCU:8bit	B:8bit	C:8bit	BCU':8bit	B':8bit	C':8bit
DEU:8bit	D:8bit	E:8bit	DEU':8bit	D':8bit	E':8bit
HLU:8bit	H:8bit	L:8bit	HLU':8bit	H':8bit	L':8bit
IXU:8bit	IXH:8bit	IXL:8bit
IYU:8bit	IYH:8bit	IYL:8bit
PC:24bit
SPL:24bit
I:8bit	R:8bit	ADL MADL IFF1 IFF2

命令

IX IY分割正式サポート
Z80/Z180上位互換
Z80モード時は8bitのMBASEレジスタによりA23～A16のアドレスを拡張
STMIX命令でADLモードになる。
ADLモードと/Z80モードはプリフィクスで混在可能。
16bitロード命令の追加
実効アドレスを取得するLEAとPEA命令の追加
例えば、LEA IX,(IX+d)を実行するとIXに8bitの符号付の値を加算した結果を取得することができます。しかもフラグに影響を与えません。

IO関係のブロック転送命令の強化

Z80/Z180/Z380のIO関係のブロック転送命令は、メモリ側のアドレスがHLでオートインクリメント/デクリメント、IO側のアドレスがCレジスタ、回数をBレジスタで指定します。したがって回数が8bitに限定されます。したがって最大256回です。(Bレジスタは1引いてからB≠0をチェックするので、256回を指定する場合は0を指定する。)
eZ80では、IOアドレスの上位8bitが0のブロック転送命令(Z180に一部追加されている)、IOアドレスにもオートインクリメント/オートデクリメントが指定、回数の指定をBCレジスタに拡張した命令があります。BCレジスタに拡張された場合、IOアドレスはDEレジスタで指定されます。
Z80ではCレジスタでIOアドレスを指定した場合、16bitアドレスのうち上位8bitにはBレジスタの値が反映されます。
Cレジスタ以外の場合は、Aレジスタの値が反映されます。
eZ80のIO空間は16bitとしてドキュメント化されていますが、上位アドレスがBの場合、ブロック転送中に代わってしまうのでチップセレクトとして使えなくなってしまいます。

8bitデーターのIOブロック転送命令

命令	説明	回数	1バイト目	2バイト目	2バイト目	Z80	Z180	Z280	Z380	eZ80
IND	--B,(HL--)←(BC)	1	ED	AA	10 101 010	*	*	*	*	*
IND2	--B,(HL--)←(BC),C--	1	ED	8C	10 001 100					*
IND2R	--BC,(HL--)←(DE--)	BC≠0	ED	9C	10 011 100					*
INDM	--B,(HL--)←(0000h+C)	1	ED	8A	10 001 010					*
INDMR	--B,(HL--)←(0000h+C)	B≠0	ED	9A	10 011 010					*
INDR	--B,(HL--)←(BC)	B≠0	ED	BA	10 111 010	*	*	*	*	*
INDRX	--BC,(HL--)←(DE)	BC≠0	ED	CA	11 001 010					*
INI	--B,(HL++)←(BC)	1	ED	A2	10 100 010	*	*	*	*	*
INI2	--B,(HL++)←(BC),C++	1	ED	84	10 000 100					*
INI2R	--BC,(HL++)←(DE++)	BC≠0	ED	94	10 010 100					*
INIM	--B,(HL++)←(0000h+C++)	1	ED	82	10 000 010					*
INIMR	--B,(HL++)←(0000h+C++)	B≠0	ED	92	10 010 010					*
INIR	--B,(HL++)←(BC)	B≠0	ED	B2	10 110 010	*	*	*	*	*
INIRX	--BC,(HL++)←(DE)	BC≠0	ED	C2	11 000 010					*
OTD2R	--BC,(DE--)←(HL--)	BC≠0	ED	BC	10 111 100					*
OTDM	--B,(0000h+C--)←(HL--)	1	ED	8B	10 001 011		*		*	*
OTDMR	--B,(0000h+C--)←(HL--)	B≠0	ED	9B	10 011 011		*		*	*
OTDR	--B,(BC)←(HL--)	B≠0	ED	BB	10 111 011	*	*	*	*	*
OTDRX	--BC,(DE)←(HL--)	BC≠0	ED	CB	11 001 011					*
OTI2R	--BC,(DE++)←(HL++)	BC≠0	ED	B4	10 110 100					*
OTIM	--B,(0000h+C++)←(HL++)	1	ED	83	10 000 011		*		*	*
OTIMR	--B,(0000h+C++)←(HL++)	1	ED	93	10 010 011		*		*	*
OTIR	--B,(BC)←(HL++)	B≠0	ED	B3	10 110 011	*	*	*	*	*
OTIRX	--BC,(DE)←(HL++)	BC≠0	ED	C3	11 000 011					*
OUTD	--B,(BC)←(HL--)	1	ED	AB	10 101 011	*	*	*	*	*
OUTD2	--B,(BC)←(HL--),--C	1	ED	AC	10 101 100					*
OUTI	-B,(BC)←(HL++)	1	ED	A3	10 100 011	*	*	*	*	*
OUTI2	--B,(BC)←(HL++),++C	1	ED	A4	10 100 100					*

※　≠　＝でないとき
http://www.zilog.com/docs/um0077.pdf eZ80 CPU User Manual

特徴

1984年にZ80にMMU及び周辺ICを取り込んで登場。
未定義命令トラップ
リフレッシュアドレス8bit
3サイクル
2つのDMA
2つのUART(最大512kbps)
2つの16ビットタイマー
クロックシリアルI/O
オンチップ発振器
電源切断モード
乗算命令の追加
外部割り込み マスカブル3本 ノンマスカブル 1本
内部20bitアドレス、外部はパッケージの都合で19bitの場合がある。
DP-64S 512kbyte/FP-80 & CP-68 1Mbyte

MMU

アドレスの上位4bit(4kByte単位)をCommon Area 0、Bank Area、Common Area 1に任意に分割でき、Bank Area、Common Area 1のアドレスには8bitを加算されます。(4bit(変換前のA15～A12)+8bit(ベースレジスタD7～D8)+8bit(変換後のA19～A12))
分割位置はBankAreaの開始位置とCommonArea1の開始位置で指定できます。
メモリー区間が512kの製品はベースレジスタが7bitとなります。

DMA

20bit(1Mbyteの製品)/19bit(512kByteの製品)リニアアドレス指定可能
16bitカウンター
メモリー間およびメモリーIO間で使用可能。
アドレスのインクリメント・デクリメントが可能。

命令

拡張命令はEDプリフィクスのみ変更有り
命令に0又はMが付くものは内部周辺機器のIOアドレスの上位8bitが0なので上位アドレスが0となっている命令です。(Z80のIO空間)(ブロックIO転送命令)
TST命令は、ディスティネーションとソースのANDを演算しますが、フラグ以外は非破壊となっています。
MLT命令は8bitの乗算命令です。
新命令

概要

1989年にゲームボーイ用のカスタムICとして登場。
サウンドなどの機能と共に組み込まれている。動作クロック周波数は、4.19MHz。Intel 8080に近似した機能を持つカスタムプロセッサである。但しIntel 8080から一部の命令が削減され、Z80のフラグ処理の一部と電源制御に使われる独自命令及び仕様が追加されている。

レジスタ

裏レジスタ及びIX,IYは存在しない

フラグレジスタ

サインフラグとパリティ/オーバーフローフラグの廃止
フラグのビットの順番がZ80と異なる

LR35902のレジスタ

7	6	5	4	3	2	1	0
Z	N	H	C	0	0	0	0

アドレッシングモード

上位8bitアドレスを$FFに固定し下位アドレスを n or Cで指定可能
HLで間接アクセス後に自動的にインクリメント/デクリメントが可能

命令

条件付ジャンプ/コール/リターン命令の廃止
SWAP命令の追加(レジスタの上位4bitと下位4bitの交換命令の追加)
EDプリフィクスは無い
IO命令の廃止
SP相対値のアドレス値をHLへのロードする命令の追加（メモリの値をロードするわけではない）
SPへの8bit加算命令の追加
https://gekkio.fi/files/gb-docs/gbctr.pdf Game Boy: Complete Technical Referrence gekko

特徴

1999年に登場。Z80に類似してC言語向けに早く短い命令をサポート
IN/OUT命令の削除
20bitのアドレス空間
8bitデーターバス
2サイクル動作
16bit論理演算
ウォッチドックタイマー
リアルタイムクロック
パラレルポート
乗算命令の追加
4本の割り込み入力
ノンマスカブル割り込みがない
シリアル 4個
IO 40本
Timer 2個
Bootstrap SMODEによりシリアル端子からプログラムをダウンロードすることが可能なようである。
PQFP 100

MMU

4つのセグメントによりアドレス拡張(4k/8k単位) Root/Data/Stack/XPC
SEGSIZEレジスタにより論理アドレスの上位4bitでどのように分割するか決定
セグメントレジスタにより上位8bitを決定

アドレッシングモード

Z80に対して以下が追加された。
HL相対アドレス
SP相対

レジスタ

フラグレジスタ

Z80から10進補正関係のフラグ(H,N)が削除された

Rabbit2000のフラグレジスタ

7	6	5	4	3	2	1	0
S	Z	x	x	x	V	x	C

命令

10進数補正及び4bitローテート命令の削除
I/O関係のINとOUT命令が削除された。
IOアドレスの指定は、内部アドレスの場合はIOIプリフィクス、外部アドレスの場合はIOEプリフィクスを指定してメモリーアドレスをIOアドレスとして扱う。
外部にはIOへアクセスであることを示すIORD、IOWR端子がある。
裏レジスタ1個との交換命令や裏レジスタと表レジスタ間のロード命令のサポート
16bitロード時に20bitアドレスの指定が可能
  LDP A[3:0]->ads[19:16] 物理アドレス
ALTDプリフィクスによりディスティネーションを裏レジスタにすることが可能。(命令により制限がある)
BOOL命令により0以外の時1をセットすることが可能。
CP系のブロックサーチ命令の削除
https://www.digi.com/resources/documentation/digidocs/pdfs/0190069_p.pdf Rabbit 2000® Microprocessor User’s Manual
http://ftp1.digi.com/support/documentation/0190098_l.pdf Rabbit Family of Microprocessors Instruction Reference Manual

概要

1990年当時アスキーに在籍していた岸岡和也により開発されたZ80ソフトウェア上位互換の8ビットマイクロプロセッサー
MSX turboRに採用された(Panasonic FS-A1ST & FS-A1GT)
16ビットALU（演算論理装置）を備え、演算能力を向上
主要命令を最速1クロックに高速化（Z80同一クロック比で5倍速）
24ビット幅 16MBのアドレス空間をサポート（メモリーマッパー）
内部クロックは4倍速で動作
DMA*2
外部8bitデーターバス
DRAM用専用アドレスバス
命令プリフィッチを搭載
新割り込み入力を8本備える。
QFP100

DRAM

RAS/CAS信号作成及び上位アドレスと下位アドレスの切り替え、リフレッシュ動作を実施。
DRAMのページモード(PFM)に対応し、上位8bitが変化しないときはノーウェイトでアクセス可能。 リフレッシュはM1サイクルではなく一定間隔で動作。CAS before RAS方式
DRAM用のアドレスを11bit用意している。
バス解放時にはアドレスバスが入力となり外部からアクセス可能。
DRAMコントローラーとして使用可能。
次のDRAMを使用可能。

使用可能なDRAM

config data	DRAM type
00	64k*4bit
01	256k*4bit
10	1M*4bit
11	4M*4bit

DMA

2チャンネル搭載
メモリーアドレスは24bitを直接指定可能。(リニアアドレス)
転送バイト数は16bit指定可能。
オートインクリメント、メモリー間・メモリーIO間・IO間で転送可能。

メモリーマッパー

16bitアドレスのうち、上位3bitに対して、マッパーレジスタにより11bitに拡大。メモリーマッパーレジスタが8本
新割り込み用に専用のマッパーレジスタを1個搭載。

新割込み

NMI、NINT1～NINT7に新割り込みモードをサポート
8段階の優先度付き割り込みで、新しい割り込みベクターレジスタに登録した8ビットの値を上位アドレスにして、下位は固定アドレス(以下参照)から2バイトのデータを読み込み。そのデータ値で示されるアドレスへジャンプする。
従来の割り込みと新割り込みの切り替えは新しい割り込ベクターレジスタにベクターを書き込むかどうかで行われる。

00H NMI
02H NINT1
04H NINT2
06H NINT3
08H NINT4
0AH NINT5
0CH NINT6
0EH NINT7

命令

IX,IYレジスタを8ビットで使用するなどの隠し命令を正式サポート。
乗算機能 8bit*8bit=16bit (HL=A*r) 16bit*16bit(DE:HL=HL*rr)を追加。
http://ebook.pldworld.com/_eBook/MSX/MsxTurboRTechnicalHandBook.pdf MsxTurboRTechnicalHandBook

概要

1974年発表。8008の改良版。バイナリコードの互換性はない。8bit
プロセス 6μm-MOS(8008は10μm PMOS)
電源 5V 12V -5V(8008は+5Vの単電源) 8008のメモリアドレス空間が16bitに拡大された。(8008は14bitである。上位の2bitはリード・ライト・IO等のコントロールに使用されている。)
8008に対してスタックポインタが追加された。(8008は7レベルのサブルーチンのネスティング用のレジスタが確保されていた。)
IO空間が8bitに拡大(8008は5bit in 8個 out 24個)
ノンマスカブル割込みがない。割込み要求端子が1本
割込みの禁止と許可の指定が可能となった。
メモリとIO空間の分離
40ピンDIP(8008は18ピンDIP)

レジスタ

アキュムレータ : A (8bit)
フラグレジスタ : PSW (8bit)
6つの汎用レジスタ : B,C,D,E,H,L (8bit)
スタックポインタ : SP (16bit)の追加
プログラムカウンタ : PC (16bit)
8008と同様であるが、8008ではHLペアのみ16bitとして使用できたが、BC,DEペアが16bitレジスタとして使用可能となっている。

フラグレジスタ

Intel 8080

Intel 8080

7	6	5	4	3	2	1	0
S	Z		ACY		P		CY

NEC μPD8080A

μPD8080Aのフラグレジスタ

7	6	5	4	3	2	1	0
S	Z	SUB	ACY	1	P	1	CY

μPD8080AはNECが独自に改良をしてSUBフラグを追加し減算後10進補正を行えるように改良したが、後にIntelと互換のあるフラグの製品を製造した。 加算命令を実行するとSUBフラグは0、減算命令を実行すると1がセットされる。
8080の上位互換である、Z80は減算命令後に10進補正が可能であるがフラグの位置が1bit目であり互換性はない。
bit4:ACY パックBCD演算用

アドレッシングモード

8008ではメモリのアドレスを示す方法が、レジスタ間接であるHLの示す値しかない。
8080ではBC,DEペアが使用可能 。HL以外をポインタとして使用可能。またアドレスを直接指定可能

命令

条件付きCALL命令、RET命令がある。
HL以外の16bitアクセスを追加
BC、DE、HLの3つの16ビットレジスタとして扱える。
16bitロード命令
16bit演算命令の追加
10進補正用のDAA命令を追加。(Aレジスタの加算(ADD,ADC,INC)のみ可能)
スタックポインタへの保存はSPのアドレスを減算してから保存される。(6800ではスタックに保存してからSPを減算している。）
各フラグが1つのレジスタにまとまり、 フラグレジスタの値の保存がPUSH命令によって可能となった。またPOP命令で復元ができる。
8008ではフラグがレジスタとしてまとまっておらず。保存命令がない。
例えば割込み時にレジスタとフラグを保存したいときメモリのアドレスをHLレジスタ以外で指定する方法がないのでHLレジスタが破壊されてします。
どうしても保存したい場合はIO空間に保存していたようである。フラグは条件ジャンプと論理演算を工夫してレジスタにフラグの値を保存してIO空間に保存するようである。実質割込みが使えないような状況である。
68kと異なりロード命令実行時にはフラグが変化しません。
http://bitsavers.trailing-edge.com/components/intel/MCS80/98-153D__MCS-80_Users_Manual_Oct77.pdf MCS-80 USER'S MANUAL

1976年に8080の改良版として発表された。
5V単一電源
プロセス N-MOS 3μm
40ピン DIP
アドレス下位8bit・データーマルチプレックス
8080にもあった、INTR(インタラプト入力)に加えて、3本のマスカブル割り込み入力(RST-*.*)と1本のノンマスカブル割込み入力(TRAP)を持つ。

8085の割り込み一覧

割込入力	ベクタ	優先度他
TRAP	024H	Non-Maskable
RST5.5	02CH	High Priority
RST6.5	034H	Middle Priority
RST7.5	03CH	Low Priority

1bitの入出力ポートを持つ
割込みマスク関係のRIMとSIM命令が追加された。
https://www.jameco.com/Jameco/Products/ProdDS/52062.pdf Intel 8085AH 8-BIT HMOS MICROPROSSORS

First OP Code

Hex	bit		000	001	010	011	100	101	110	111
00	00	000	00NOP	01LD BC,nnLXI B,nn	02LD (BC),ASTAX B	03INC BCINX B	04INC BINR B	05DEC BDCR B	06LD B,nMVI B,n	07RLCARLC
08	00	001	08EX AF,AF'-LD (nn),SPDUSB$隠し命令	09ADD HL,BCDAD B	0ALD A,(BC)LDAX B	0BDEC BCDCX B	0CINC CINR C	0DDEC CDCR C	0ELD C,nMVI C,n	0FRRCARRC
10	00	010	10DJNZ e-STOPARHL$隠し命令	11LD DE,nnLXI D,nn	12LD (DE),ASTAX D	13INC DEINX D	14INC DINR D	15DEC DDCR D	16LD D,nMVI D,n	17RLARAL
18	00	011	18JR e-RDEL$隠し命令	19ADD HL,DEDAD D	1ALD A,(DE)LDAX D	1BDEC DEDCX D	1CINC EINR E	1DDEC EDCR E	1ELD E,nMVI E,n	1FRRARAR
20	00	100	20JR NZ,eRIM	21LD HL,nnLXI H,nn	22LD (nn),HLLD (HL+),ASHLD nn	23INC HLINX H	24INC HINR H	25DEC HDCR H	26LD H,nMVI H,n	27DAAADD SP,nDAA
28	00	101	28JR Z,e-LDHI n$隠し命令	29ADD HL,HLDAD H	2ALD HL,(nn)LD A,(HL+)LHLD nn	2BDEC HLDCX H	2CINC LINR L	2DDEC LDCR L	2ELD L,nMVI L,n	2FCPLCMA
30	00	110	30JR NC,eSIM	31LD SP,nnLXI SP,nn	32LD (nn),ALD (HL-),ASTA nn	33INC SPINX SP	34INC (HL)INR M	35DEC (HL)DCR M	36LD (HL),nMVI M,n	37SCFSTC
38	00	111	38JR C,e-LDSI n$隠し命令	39ADD HL,SPDAD SP	3ALD A,(nn)LD A,(HL-)LDA nn	3BDEC SPDCX SP	3CINC AINR A	3DDEC ADCR A	3ELD A,nMVI A,n	3FCCFCMC
40	01	000	40LD B,B.SIS suffixMOV B,B	41LD B,CMOV B,C	42LD B,DMOV B,D	43LD B,EMOV B,E	44LD B,HMOV B,H	45LD B,LMOV B,L	46LD B,(HL)MOV B,M	47LD B,AMOV B,A
48	01	001	48LD C,BMOV C,B	49LD C,C.LIS suffixMOV C,C	4ALD C,DMOV C,D	4BLD C,EMOV C,E	4CLD C,HMOV C,H	4DLD C,LMOV C,L	4ELD C,(HL)MOV C,M	4FLD C,AMOV C,A
50	01	010	50LD D,BMOV D,B	51LD D,CMOV D,C	52LD D,D.SIL suffixMOV D,D	53LD D,EMOV D,E	54LD D,HMOV D,H	55LD D,LMOV D,L	56LD D,(HL)MOV D,M	57LD D,AMOV D,A
58	01	011	58LD E,BMOV E,B	59LD E,CMOV E,C	5ALD E,DMOV E,D	5BLD E,E.LIL suffixMOV E,E	5CLD E,HMOV E,H	5DLD E,LMOV E,L	5ELD E,(HL)MOV E,M	5FLD E,AMOV E,A
60	01	100	60LD H,BMOV H,B	61LD H,CMOV H,C	62LD H,DMOV H,D	63LD H,EMOV H,E	64LD H,HMOV H,H	65LD H,LMOV H,L	66LD H,(HL)MOV H,M	67LD H,AMOV H,A
68	01	101	68LD L,BMOV L,B	69LD L,CMOV L,C	6ALD L,DMOV L,D	6BLD L,EMOV L,E	6CLD L,HMOV L,H	6DLD L,LMOV L,L	6ELD L,(HL)MOV L,M	6FLD L,AMOV L,A
70	01	110	70LD (HL),BMOV M,B	71LD (HL),CMOV M,C	72LD (HL),DMOV M,D	73LD (HL),EMOV M,E	74LD (HL),HMOV M,H	75LD (HL),LMOV M,L	76HALTALTDHLT	77LD (HL),AMOV M,A
78	01	111	78LD A,BMOV A,B	79LD A,CMOV A,C	7ALD A,DMOV A,D	7BLD A,EMOV A,E	7CLD A,HMOV A,H	7DLD A,LMOV A,L	7ELD A,(HL)MOV A,M	7FLD A,AMOV A,A
80	10	000	80ADD A,BADD B	81ADD A,CADD C	82ADD A,DADD D	83ADD A,EADD E	84ADD A,HADD H	85ADD A,LADD L	86ADD A,(HL)ADD M	87ADD A,AADD A
88	10	001	88ADC A,BADC B	89ADC A,CADC C	8AADC A,DADC D	8BADC A,EADC E	8CADC A,HADC H	8DADC A,LADC L	8EADC A,(HL)ADC M	8FADC A,AADC A
90	10	010	90SUB B	91SUB C	92SUB D	93SUB E	94SUB H	95SUB L	96SUB (HL)SUB M	97SUB A
98	10	011	98SBC A,BSBB B	99SBC A,CSBB C	9ASBC A,DSBB D	9BSBC A,ESBB E	9CSBC A,HSBB H	9DSBC A,LSBB L	9ESBC A,(HL)SBB M	9FSBC A,ASBB A
A0	10	100	A0AND BANA B	A1AND CANA C	A2AND DANA D	A3AND EANA E	A4AND HANA H	A5AND LANA L	A6AND (HL)ANA M	A7AND AANA A
A8	10	101	A8XOR BXRA B	A9XOR CXRA C	AAXOR DXRA D	ABXOR EXRA E	ACXOR HXRA H	ADXOR LXRA L	AEXOR (HL)XRA M	AFXOR AXRA A
B0	10	110	B0OR BORA B	B1OR CORA C	B2OR DORA D	B3OR EORA E	B4OR HORA H	B5OR LORA L	B6OR (HL)ORA M	B7OR AORA A
B8	10	111	B8CP BCMP B	B9CP CCMP C	BACP DCMP D	BBCP ECMP E	BCCP HCMP H	BDCP LCMP L	BECP (HL)CMP M	BFCP ACMP A
C0	11	000	C0RET NZRNZ	C1POP BCPOP B	C2JP NZ,nnJNZ nn	C3JP nnJMP nn	C4CALL NZ,nnLD HL,(SP+d)CNZ nn	C5PUSH BCPUSH B	C6ADD nADI n	C7RST 00HLJP nbr,nnRST 0
C8	11	001	C8RET ZRZ	C9RETRET	CAJP Z,nnJZ nn	CBCB拡張-RSTV$隠し命令	CCCALL Z,nnBOOL HLCZ nn	CDCALL nn	CEADC nACI n	CFRST 08HLCALL xpc,nnRST 1
D0	11	010	D0RET NCRNC	D1POP DEPOP D	D2JP NC,nnJNC nn	D3OUT (n),AIOI-OUT n	D4CALL NC,nnLD (SP+d),HLCNC nn	D5PUSH DEPUSH D	D6SUB nSUI n	D7RST 10HRST 2
D8	11	011	D8RET CRC	D9EXX-RETISHLX$隠し命令	DAJP C,nnJC nn	DBIN A,(n)IOE-IN n	DCCALL C,nnAND HL,DECC nn	DDIX系--JNX5 nn$隠し命令	DESBC nSBI n	DFRST 18HRST 3
E0	11	100	E0RET POLDH (n),ARPO	E1POP HLPOP H	E2JP PO,nnLD (C),AJPO nn	E3EX (SP),HLEX DE’,HL-XTHL	E4CALL PO,nnLD HL,(IX+d)-CPO nn	E5PUSH HLPUSH H	E6AND nANI n	E7RST 20HRST 4
E8	11	101	E8RET PEADD SP,nRPE	E9JP (HL)PCHL	EAJP PE,nnLD (nn),AJPE nn	EBEX DE,HL-XCHG	ECCALL PE,nnOR HL,DE-CPE nn	EDED拡張--LHLX$隠し命令	EEXOR nXRI n	EFRST 28HRST 5
F0	11	110	F0RET PLDH A,(n)RP	F1POP AFPOP PSW	F2JP P,nn-JP nn	F3DIRL DE	F4CALL P,nn-LD (IX+d),HLCP nn	F5PUSH AFPUSH PSW	F6OR nORI n	F7RST 30HMULRST 6
F8	11	111	F8RET MLDHL, SP,nRM	F9LD SP,HLSPHL	FAJP M,nnLD A,(nn)JM nn	FBEIRR DE	FCCALL M,nn-RR HLCM nn	FDIY系--JX5 nn$隠し命令	FECP nCPI n	FFRST 38HRST 7